ＡＮＤ　Ａ，　ｒ: Logical AND of r reg. and A reg. (2cycle) 機能　A ← A ∧ r rレジスタ(A/B)の内容とAレジスタの内容との論理積をとり、結果をAレジスタにス トアします。 コード　MSB LSB ０ ０ １ ０ ０ ０ ０ ｒ 20H、21H ※ ※ r ニーモニック コード A 0 AND A, A 20H B 1 AND A, B 21H フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ直接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A B A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　＃ｎｎ: Logical AND of immediate data nn and A reg. (2cycle) 機能　A ← A ∧ nn 8ビット即値データnnとAレジスタの内容との論理積をとり、結果をAレジスタにスト アします。 コード　MSB LSB ０ ０ １ ０ ０ ０ １ ０ 22H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A nn A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　［ＢＲ：ｌｌ］: Logical AND of location [BR:ll] and A reg. (2cycle) 機能　A ← A ∧ [BR:ll] BRレジスタの内容を上位バイト、8ビット絶対アドレスllを下位バイトとしてアド レス指定されるデータメモリの内容とAレジスタの内容との論理積をとり、結果を Aレジスタにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ ０ １ １ ０ 24H l l ll フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 8ビット絶対 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A [BR:ll] A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　［ｈｈｌｌ］: Logical AND of location [hhll] and A reg. (4cycle) 機能　A ← A ∧ [hhll] 16ビット絶対アドレスhhllでアドレス指定されたデータメモリの内容とAレジスタ の内容との論理積をとり、結果をAレジスタにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ ０ １ ０ １ 25H l l ll h h hh フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 16ビット絶対 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A [hhll] A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　［ＨＬ］： Logical AND of location [HL] and A reg. (2cycle) 機能　A ← A ∧ [HL] HLレジスタでアドレス指定されたデータメモリの内容とAレジスタの内容との論理 積をとり、結果をAレジスタにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ ０ ０ １ １ 23H フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A [HL] A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　［ｉｒ］： Logical AND of location [ir reg.] and A reg. (2cycle) 機能　A ← A ∧ [ir] irレジスタ(IX/IY)でアドレス指定されたデータメモリの内容とAレジスタの内容と の論理積をとり、結果をAレジスタにストアします。 XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド レスになります(MODEL2/3)。 コード　MSB LSB ０ ０ ０ ０ ０ １ １ ir 26H、27H ※ ※ ir ニーモニック コード IX 0　　AND A,[IX] 26H IY 1　　AND A,[IY] 27H フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A [ir] A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　［ｉｒ＋ｄｄ］： Logical AND of location [ir reg.+dd] and A reg. (2cycle) 機能　A ← A ∧ [ir+dd] irレジスタ(IX/IY)の内容とディスプレースメントddの和でアドレス指定されたデ ータメモリの内容とAレジスタの内容との論理積をとり、結果をAレジスタにストア します。ddは符号付きデータとして扱われ、範囲は-128〜127です。 XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド レスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ ０ ０ ０ ir 20H、21H ※ d d dd ※ ir ニーモニック コード IX 0　　AND A, 20H [IX+dd] IY 1　　AND A, 21H [IY+dd] フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: ディスプレースメント付きレジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A [ir+dd] A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ａ，　［ｉｒ＋Ｌ］： Logical AND of location [ir reg.+L] and A reg. (4cycle) 機能　A ← A ∧ [ir+L] irレジスタ(IX/IY)の内容とLレジスタの内容の和でアドレス指定されたデータメモ リの内容とAレジスタの内容との論理積をとり、結果をAレジスタにストアします。 Lレジスタの内容は符号付きデータとして扱われ、範囲は-128〜127です。 XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド レスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ ０ ０ １ ir 22H、23H ※ ※ ir ニーモニック コード IX 0　　AND A, 22H [IX+L] IY 1　　AND A, 23H [IY+L] フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: インデックスレジスタ付きレジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　A [ir+L] A SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ｂ，　＃ｎｎ: Logical AND of immediate data nn and B reg. (3cycle) 機能　B ← B ∧ nn 8ビット即値データnnとBレジスタの内容との論理積をとり、結果をBレジスタにスト アします。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH １ ０ １ １ ０ ０ ０ ０ B0H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　B nn B SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ｌ，　＃ｎｎ: Logical AND of immediate data nn and L reg. (3cycle) 機能　L ← L ∧ nn 8ビット即値データnnとLレジスタの内容との論理積をとり、結果をLレジスタにス トアします。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH １ ０ １ １ ０ ０ ０ １ B1H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　L nn L SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　Ｈ，　＃ｎｎ: Logical AND of immediate data nn and H reg. (3cycle) 機能　H ← H ∧ nn 8ビット即値データnnとHレジスタの内容との論理積をとり、結果をHレジスタにス トアします。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH １ ０ １ １ ０ ０ １ ０ B2H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 　H nn H SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　ＳＣ，　＃ｎｎ: Logical AND of immediate data nn and SC (3cycle) 機能　SC ← SC ∧ nn 8ビット即値データnnとシステムコンディションフラグ(SC)の内容との論理積をと り、結果をシステムコンディションフラグ(SC)にストアします。 コード　MSB LSB １ ０ ０ １ １ １ ０ ０ 9CH n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 SC nn SC SC I1 I0 U D N V C Z 3BH 61H 21H 0 0 1 0 0 0 0 1 5AH A5H 00H 0 0 0 0 0 0 0 0 D6H 93H 92H 1 0 0 1 0 0 1 0 ＡＮＤ　［ＢＲ：ｌｌ］，　＃ｎｎ: Logical AND of immediate data nn 　　　　　　　　　　　　　　　　　　　　　　　　 and location [BR:ll] (5cycle) 機能　[BR:ll] ← [BR:ll] ∧ nn 8ビット即値データnnとBRレジスタの内容を上位バイト、8ビット絶対アドレスllを 下位バイトとしてアドレス指定されるデータメモリの内容との論理積をとり、結果 をシステムコンディションフラグ(SC)にストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ １ １ ０ ０ ０ D8H l l ll n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − − − モード　Src: 即値データ 　　　　Dst: 8ビット絶対 例　　　 設定値　　　 結　果 [BR:ll] nn [BR:ll] SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　［ＨＬ］，　Ａ： Logical AND of A reg. and location [HL] (4cycle) 機能　[HL] ← [HL] ∧ A Aレジスタの内容とHLレジスタでアドレス指定されたデータメモリの内容との論理 積をとり、結果をそのアドレスにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ ０ １ ０ ０ 24H フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ直接 　　　　Dst: レジスタ間接 例　　　 設定値　　　 結　果 [HL] 　A [HL] SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　［ＨＬ］，　＃ｎｎ： Logical AND of immediate data nn and location [HL] (5cycle) 機能　[HL] ← [HL] ∧ nn 8ビット即値データnnとHLレジスタでアドレス指定されたデータメモリの内容との 論理積をとり、結果をそのアドレスにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ ０ １ ０ １ 25H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ間接 例　　　 設定値　　　 結　果 [HL] nn [HL] SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0 ＡＮＤ　［ＨＬ］，　［ｉｒ］： Logical AND of location [ir reg.] and location [HL] (5cycle) 機能　[HL] ← [HL] ∧ ir irレジスタ(IX/IY)とHLレジスタでそれぞれアドレス指定されたデータメモリの内容 の論理積をとり、結果をデータメモリ[HL]にストアします。 EPレジスタの内容がデータメモリ[HL]のページアドレス、XPレジスタ(IX指定時)、 YPレジスタ(IY指定時)の内容がデータメモリ[ir]のページアドレスになります (MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ ０ １ １ ir 26H、27H ※ ※ ir ニーモニック コード IX 0　　ADD [HL], 26H [IX] IY 1　　ADD [HL], 27H [IY] フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ間接 　　　　Dst: レジスタ間接 例　　　 設定値　　　 結　果 [HL] ir [HL] SC N V C Z 3BH 61H 21H 0 − − 0 5AH A5H 00H 0 − − 1 D6H 93H 92H 1 − − 0