ＯＲ　Ａ，　ｒ: Logical OR of r reg. and A reg. (2cycle) 機能　A ← A ∨ r rレジスタ(A/B)の内容とAレジスタの内容との論理和をとり、結果をAレジスタにス トアします。 コード　MSB LSB ０ ０ １ ０ １ ０ ０ ｒ 28H、29H ※ ※ r ニーモニック コード A 0　　OR A, A 28H B 1　　OR A, B 　 29H フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ直接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A B A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　＃ｎｎ: Logical OR of immediate data nn and A reg. (2cycle) 機能　A ← A ∨ nn 8ビット即値データnnとAレジスタの内容との論理和をとり、結果をAレジスタにス トアします。 コード　MSB LSB ０ ０ １ ０ １ ０ １ ０ 2AH n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A nn A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　［ＢＲ：ｌｌ］: Logical OR of location [BR:ll] and A reg. (3cycle) 機能　A ← A ∨ [BR:ll] BRレジスタの内容を上位バイト、8ビット絶対アドレスllを下位バイトとしてアド レス指定されるデータメモリの内容とAレジスタの内容との論理和をとり、結果をA レジスタにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ １ １ ０ ０ 2CH l l ll フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 8ビット絶対 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A [BR:ll] A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　［ｈｈｌｌ］： Logical OR of location [hhll] and A reg. (4cycle) 機能　A ← A ∨ [hhll] 16ビット絶対アドレスhhllでアドレス指定されたデータメモリの内容とAレジスタ の内容との論理和をとり、結果をAレジスタにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ １ １ ０ １ 2DH l l ll h h hh フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 16ビット絶対 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A [hhll] A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　［ＨＬ］： Logical OR of location [HL] and A reg. (2cycle) 機能　A ← A ∨ [HL] HLレジスタでアドレス指定されたデータメモリの内容とAレジスタの内容との論理 和をとり、結果をAレジスタにストアします。 EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ １ ０ １ １ 2BH フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A [HL] A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　［ｉｒ］：Logical OR of location [ir reg.] and A reg. (2cycle) 機能　A ← A ∨ [ir] irレジスタ(IX/IY)でアドレス指定されたデータメモリの内容とAレジスタの内容と の論理和をとり、結果をAレジスタにストアします。 XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド レスになります(MODEL2/3)。 コード　MSB LSB ０ ０ １ ０ １ １ １ ir 2EH、2FH ※ ※ ir ニーモニック コード IX 0 OR A, [IX] 2EH IY 1　OR A, [IY]　 2FH フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: レジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A [ir] A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　［ｉｒ＋ｄｄ］： Logical OR of location [ir reg.+dd] and A reg. (4cycle) 機能　A ← A ∨ [ir+dd] irレジスタ(IX/IY)の内容とディスプレースメントddの和でアドレス指定されたデ ータメモリの内容とAレジスタの内容との論理和をとり、結果をAレジスタにストア します。 ddは符号付きデータとして扱われ、範囲は-128〜127です。 XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド レスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ １ ０ ０ ir 28H、29H ※ d d dd ※ ir ニーモニック コード IX 0 OR A,[IX+dd] 28H IY 1 OR A,[IY+dd]　29H フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: ディスプレースメント付きレジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A [ir+dd] A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ａ，　［ｉｒ＋Ｌ］： Logical OR of location [ir reg.+L] and A reg. (4cycle) 機能　A ← A ∨ [ir+L] irレジスタ(IX/IY)の内容とLレジスタの内容の和でアドレス指定されたデータメモ リの内容とAレジスタの内容との論理和をとり、結果をAレジスタにストアします。 Lレジスタの内容は符号付きデータとして扱われ、範囲は-128〜127です。 XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド レスになります(MODEL2/3)。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH ０ ０ １ ０ １ ０ １ ir 2AH、2BH ※ ※ ir ニーモニック コード IX 0 OR A,[IX+L] 2AH IY 1 OR A,[IY+L] 　2BH フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: インデックスレジスタ付きレジスタ間接 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 A [ir+L] A SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ｂ，　＃ｎｎ: Logical OR of immediate data nn and B reg. (3cycle) 機能　B ← B ∨ nn 8ビット即値データnnとBレジスタの内容との論理和をとり、結果をBレジスタにス トアします。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH １ ０ １ １ ０ １ ０ ０ B4H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 B nn B SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ｌ，　＃ｎｎ: Logical OR of immediate data nn and L reg. (3cycle) 機能　L ← L ∨ nn 8ビット即値データnnとLレジスタの内容との論理和をとり、結果をLレジスタにス トアします。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH １ ０ １ １ ０ １ ０ １ B5H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 L nn L SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　Ｈ，　＃ｎｎ: Logical OR of immediate data nn and H reg. (3cycle) 機能　H ← H ∨ nn 8ビット即値データnnとHレジスタの内容との論理和をとり、結果をHレジスタにス トアします。 コード　MSB LSB １ １ ０ ０ １ １ １ ０ CEH １ ０ １ １ ０ １ １ ０ B6H n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ − − − − − − モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 H nn H SC N V C Z 32H 6CH 7EH 0 − − 0 86H 41H C7H 1 − − 0 ＯＲ　ＳＣ，　＃ｎｎ: Logical OR of immediate data nn and SC (2cycle) 機能　SC ← SC ∨ nn 8ビット即値データnnとシステムコンディションフラグ(SC)の内容との論理和をと り、結果をシステムコンディションフラグ(SC)にセットします。 コード　MSB LSB １ ０ ０ １ １ １ ０ １ 9DH n n nn フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ モード　Src: 即値データ 　　　　Dst: レジスタ直接 例　　　 設定値　　　 結　果 SC nn SC SC I1 I0 U D N V C Z 32H 6CH 7EH 0 1 1 1 1 1 1 0 86H 41H C7H 1 1 0 0 0 1 1 1