ＳＲＬ　ｒ: Shift r reg. right logical (3cycle)

機能　0 → 7 6 5 4 3 2 1 0 → C r
      rレジスタ(A/B)の内容を1ビット右にシフトします。レジスタのビット0は、キャリ
      ー(C)に移動し、レジスタのビット7には'0'が入ります。

コード　MSB                   LSB
         １ １ ０ ０ １ １ １ ０   CEH

         １ ０ ０ ０ １ １ ０ ｒ   8CH、8DH ※

     ※   r   ニーモニック コード
         A  0　　SRL A      8CH
         B  1　　SRL B   　 8DH

フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
         − − − − ０ ―

モード　レジスタ直接

例　　　   設定値　　　   結　果

             r          r          SC
                               N  V  C  Z
          01000100   00100010  0 ―  0  0
          01101101   00110110  0 ―  1  0


ＳＲＬ　［ＢＲ：ｌｌ］: Shift location [BR:ll] right logical (5cycle)

機能　0 → 7 6 5 4 3 2 1 0 → C [BR:ll]
      BRレジスタの内容を上位バイト、8ビット絶対アドレスll下位バイトとしてアドレ
      ス指定されたデータメモリの内容を1ビット右にシフトします。データのビット0は
      キャリー(C)に移動し、データのビット7は'0'になります。
      EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。

コード　MSB                   LSB
         １ １ ０ ０ １ １ １ ０   CEH

         １ ０ ０ ０ １ １ １ ０   8EH

                  l  l             ll

フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
         − − − − ０ ―

モード　8ビット絶対

例　　　   設定値　　　   結　果

          [BR:ll]    [BR:ll]       SC
                               N  V  C  Z
          01000100   00100010  0 ―  0  0
          01101101   00110110  0 ―  1  0


ＳＲＬ　［ＨＬ］: Shift location [HL] right logical (4cycle)

機能　0 → 7 6 5 4 3 2 1 0 → C [HL]
      HLレジスタで指定されたデータメモリの内容を1ビット右にシフトします。データ
      のビット0はキャリー(C)に移動し、データのビット7は'0'になります。
      EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。

コード　MSB                   LSB
         １ １ ０ ０ １ １ １ ０   CEH

         １ ０ ０ ０ １ ０ １ １   8FH

フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
         − − − − ０ ―

モード　レジスタ間接

例　　　   設定値　　　   結　果

          　[HL]       [HL]        SC
                               N  V  C  Z
          01000100   00100010  0 ―  0  0
          01101101   00110110  0 ―  1  0