home *** CD-ROM | disk | FTP | other *** search
/ Serving the Web / ServingTheWeb1995.disc1of1.iso / connect / tcpip / crynwr / pktd11a / 8530inc.asm < prev    next >
Assembly Source File  |  1992-08-04  |  6KB  |  218 lines
  1. FLAG    equ    07eh
  2.  
  3. ; Register selects
  4. R0    equ    0000h        ; Register selects
  5. R1    equ    0100h
  6. R2    equ    0200h
  7. R3    equ    0300h
  8. R4    equ    0400h
  9. R5    equ    0500h
  10. R6    equ    0600h
  11. R7    equ    0700h
  12. R8    equ    0800h
  13. R9    equ    0900h
  14. R10    equ    0a00h
  15. R11    equ    0b00h
  16. R12    equ    0c00h
  17. R13    equ    0d00h
  18. R14    equ    0e00h
  19. R15    equ    0f00h
  20.  
  21. NULLCODE    equ    0    ; Null Code
  22. POINT_HIGH    equ    8h    ; Select upper half of registers
  23. RES_EXT_INT    equ    10h    ; Reset Ext. Status Interrupts
  24. SEND_ABORT    equ    18h    ; HDLC Abort
  25. RES_RxINT_FC    equ    20h    ; Reset RxINT on First Character
  26. RES_Tx_P    equ    28h    ; Reset TxINT Pending
  27. ERR_RES        equ    30h    ; Error Reset
  28. RES_H_IUS    equ    38h    ; Reset highest IUS
  29.  
  30. RES_Rx_CRC    equ    40h    ; Reset Rx CRC Checker
  31. RES_Tx_CRC    equ    80h    ; Reset Tx CRC Checker
  32. RES_EOM_L    equ    0C0h    ; Reset EOM latch
  33.  
  34. ; Write Register 1
  35.  
  36. EXT_INT_ENAB    equ    1h    ; Ext Int Enabled
  37. TxINT_ENAB    equ    2h    ; Tx Int Enable
  38. PAR_SPEC    equ    4h    ; Parity is special condition
  39.  
  40. RxINT_DISAB    equ    0    ; Rx Int Disable
  41. RxINT_FCERR    equ    8h    ; Rx Int on First Character Only or Error
  42. INT_ALL_Rx    equ    10h    ; Int on all Rx Characters or error
  43. INT_ERR_Rx    equ    18h    ; Int on error only
  44.  
  45. WT_RDY_RT    equ    20h    ; Wait/Ready on R/T
  46. WT_FN_RDYFN    equ    40h    ; Wait/FN/Ready FN
  47. WT_RDY_ENAB    equ    80h    ; Wait/Ready Enable
  48.  
  49. ; Write Register #2 (Interrupt Vector)
  50.  
  51. ; Write Register 3
  52.  
  53. RxENABLE    equ    1h    ; Rx Enable
  54. SYNC_L_INH    equ    2h    ; Sync Character Load Inhibit
  55. ADD_SM        equ    4h    ; Address Search Mode (SDLC)
  56. RxCRC_ENAB    equ    8h    ; Rx CRC Enable
  57. ENT_HM        equ    10h    ; Enter Hunt Mode
  58. AUTO_ENAB    equ    20h    ; Auto Enables
  59. Rx5        equ    0h    ; Rx 5 Bits/Character
  60. Rx7        equ    40h    ; Rx 7 Bits/Character
  61. Rx6        equ    80h    ; Rx 6 Bits/Character
  62. Rx8        equ    0C0h    ; Rx 8 Bits/Character
  63.  
  64. ; Write Register 4
  65.  
  66. PAR_ENA        equ    1h    ; Parity Enable
  67. PAR_EVEN    equ    2h    ; Parity Even/Odd
  68.  
  69. SYNC_ENAB    equ    0h    ; Sync Modes Enable
  70. SB1        equ    4h    ; 1 stop bit/char
  71. SB15        equ    8h    ; 1.5 stop bits/char
  72. SB2        equ    0ch    ; 2 stop bits/char
  73. MONSYNC        equ    0h    ; 8 Bit Sync character
  74. BISYNC        equ    10h    ; 16 bit sync character
  75. SDLC        equ    20h    ; SDLC Mode (01111110 Sync Flag)
  76. EXTSYNC        equ    30h    ; External Sync Mode
  77. X1CLK        equ    0h    ; x1 clock mode
  78. X16CLK        equ    40h    ; x16 clock mode
  79. X32CLK        equ    80h    ; x32 clock mode
  80. X64CLK        equ    0C0h    ; x64 clock mode
  81.  
  82. ; Write Register 5
  83.  
  84. TxCRC_ENAB    equ    1h    ; Tx CRC Enable
  85. RTS        equ    2h    ; RTS
  86. SDLC_CRC    equ    4h    ; SDLC/CRC-16
  87. TxENAB        equ    8h    ; Tx Enable
  88. SND_BRK        equ    10h    ; Send Break
  89. Tx5        equ    0h    ; Tx 5 bits (or less)/character
  90. Tx7        equ    20h    ; Tx 7 bits/character
  91. Tx6        equ    40h    ; Tx 6 bits/character
  92. Tx8        equ    60h    ; Tx 8 bits/character
  93. DTR        equ    80h    ; DTR
  94.  
  95. ; Write Register 6 (Sync bits 0-7/SDLC Address Field)
  96.  
  97. ; Write Register 7 (Sync bits 8-15/SDLC 01111110)
  98.  
  99. ; Write Register 8 (transmit buffer)
  100.  
  101. ; Write Register 9 (Master interrupt control)
  102. VIS    equ    1h    ; Vector Includes Status
  103. NV    equ    2h    ; No Vector
  104. DLC    equ    4h    ; Disable Lower Chain
  105. MIE    equ    8h    ; Master Interrupt Enable
  106. STATHI    equ    10h    ; Status high
  107. NORESET    equ    0h    ; No reset on write to R9
  108. CHRB    equ    40h    ; Reset channel B
  109. CHRA    equ    80h    ; Reset channel A
  110. FHWRES    equ    0c0h    ; Force hardware reset
  111.  
  112. ; Write Register 10 (misc control bits)
  113. BIT6    equ    1h    ; 6 bit/8bit sync
  114. LOOPMODE equ    2h    ; SDLC Loop mode
  115. ABUNDER    equ    4h    ; Abort/flag on SDLC xmit underrun
  116. MARKIDLE equ    8h    ; Mark/flag on idle
  117. GAOP    equ    10h    ; Go active on poll
  118. NRZ    equ    0h    ; NRZ mode
  119. NRZI    equ    20h    ; NRZI mode
  120. FM1    equ    40h    ; FM1 (transition = 1)
  121. FM0    equ    60h    ; FM0 (transition = 0)
  122. CRCPS    equ    80h    ; CRC Preset I/O
  123.  
  124. ;  Write Register 11 (Clock Mode control)
  125. TRxCXT    equ    0h    ; TRxC = Xtal output
  126. TRxCTC    equ    1h    ; TRxC = Transmit clock
  127. TRxCBR    equ    2h    ; TRxC = BR Generator Output
  128. TRxCDP    equ    3h    ; TRxC = DPLL output
  129. TRxCOI    equ    4h    ; TRxC O/I
  130. TCRTxCP    equ    0h    ; Transmit clock = RTxC pin
  131. TCTRxCP    equ    8h    ; Transmit clock = TRxC pin
  132. TCBR    equ    10h    ; Transmit clock = BR Generator output
  133. TCDPLL    equ    18h    ; Transmit clock = DPLL output
  134. RCRTxCP    equ    0h    ; Receive clock = RTxC pin
  135. RCTRxCP    equ    20h    ; Receive clock = TRxC pin
  136. RCBR    equ    40h    ; Receive clock = BR Generator output
  137. RCDPLL    equ    60h    ; Receive clock = DPLL output
  138. RTxCX    equ    80h    ; RTxC Xtal/No Xtal
  139.  
  140. ; Write Register 12 (lower byte of baud rate generator time constant)
  141.  
  142. ; Write Register 13 (upper byte of baud rate generator time constant)
  143.  
  144. ; Write Register 14 (Misc control bits)
  145. BRENABL    equ    1h    ; Baud rate generator enable
  146. BRSRC    equ    2h    ; Baud rate generator source
  147. DTRREQ    equ    4h    ; DTR/Request function
  148. AUTOECHO equ    8h    ; Auto Echo
  149. LOOPBAK    equ    10h    ; Local loopback
  150. SEARCH    equ    20h    ; Enter search mode
  151. RMC    equ    40h    ; Reset missing clock
  152. DISDPLL    equ    60h    ; Disable DPLL
  153. SSBR    equ    80h    ; Set DPLL source = BR generator
  154. SSRTxC    equ    0a0h    ; Set DPLL source = RTxC
  155. SFMM    equ    0c0h    ; Set FM mode
  156. SNRZI    equ    0e0h    ; Set NRZI mode
  157.  
  158. ; Write Register 15 (external/status interrupt control)
  159. ZCIE    equ    2h    ; Zero count IE
  160. DCDIE    equ    8h    ; DCD IE
  161. SYNCIE    equ    10h    ; Sync/hunt IE
  162. CTSIE    equ    20h    ; CTS IE
  163. TxUIE    equ    40h    ; Tx Underrun/EOM IE
  164. BRKIE    equ    80h    ; Break/Abort IE
  165.  
  166.  
  167. ; Read Register 0
  168. Rx_CH_AV    equ    1h    ; Rx Character Available
  169. ZCOUNT        equ    2h    ; Zero count
  170. Tx_BUF_EMP    equ    4h    ; Tx Buffer empty
  171. DCD        equ    8h    ; DCD
  172. SYNC_HUNT    equ    10h    ; Sync/hunt
  173. CTS        equ    20h    ; CTS
  174. TxEOM        equ    40h    ; Tx underrun
  175. BRK_ABRT    equ    80h    ; Break/Abort
  176.  
  177. ; Read Register 1
  178. ALL_SNT        equ    1h    ; All sent
  179. ; Residue Data for 8 Rx bits/char programmed
  180. RES3        equ    8h    ; 0/3
  181. RES4        equ    4h    ; 0/4
  182. RES5        equ    0ch    ; 0/5
  183. RES6        equ    2h    ; 0/6
  184. RES7        equ    0ah    ; 0/7
  185. RES8        equ    6h    ; 0/8
  186. RES18        equ    0eh    ; 1/8
  187. RES28        equ    0h    ; 2/8
  188. ; Special Rx Condition Interrupts
  189. PAR_ERR        equ    10h    ; Parity error
  190. Rx_OVR        equ    20h    ; Rx Overrun Error
  191. CRC_ERR        equ    40h    ; CRC/Framing Error
  192. END_FR        equ    80h    ; End of Frame (SDLC)
  193.  
  194. ; Read Register 2 (channel b only) - Interrupt vector
  195.  
  196. ; Read Register 3 (interrupt pending register) ch a only
  197. CHBEXT    equ    1h        ; Channel B Ext/Stat IP
  198. CHBTxIP    equ    2h        ; Channel B Tx IP
  199. CHBRxIP    equ    4h        ; Channel B Rx IP
  200. CHAEXT    equ    8h        ; Channel A Ext/Stat IP
  201. CHATxIP    equ    10h        ; Channel A Tx IP
  202. CHARxIP    equ    20h        ; Channel A Rx IP
  203.  
  204. ; Read Register 8 (receive data register)
  205.  
  206. ;  Read Register 10  (misc status bits)
  207. ONLOOP        equ    2h        ; On loop
  208. LOOPSEND    equ    10h        ; Loop sending
  209. CLK2MIS        equ    40h        ; Two clocks missing
  210. CLK1MIS        equ    80h        ; One clock missing
  211.  
  212. ; Read Register 12 (lower byte of baud rate generator constant)
  213.  
  214. ; Read Register 13 (upper byte of baud rate generator constant)
  215.  
  216. ; Read Register 15 (value of WR 15)
  217.  
  218.