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/ DOS/V Power Report 1998 January (DVD) / VPR980100.ISO / DRIVER / IBM / VW200 / VW200_2.EXE / DEVINFO / SMC88Y.TXT < prev    next >
Text File  |  1995-05-05  |  10KB  |  333 lines
  1. ＯＲ　Ａ，　ｒ: Logical OR of r reg. and A reg. (2cycle)
  2.  
  3. 機能　A ← A ∨ r
  4.       rレジスタ(A/B)の内容とAレジスタの内容との論理和をとり、結果をAレジスタにス
  5.       トアします。
  6.  
  7. コード　MSB                   LSB
  8.          ０ ０ １ ０ １ ０ ０ ｒ   28H、29H ※
  9.  
  10.      ※   r   ニーモニック コード
  11.          A  0　　OR A, A    28H
  12.          B  1　　OR A, B 　 29H
  13.  
  14. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  15.          － － － －    － －
  16.  
  17. モード　Src: レジスタ直接
  18. 　　　　Dst: レジスタ直接
  19.  
  20. 例　　　   設定値　　　       結　果
  21.  
  22.            A    B            A      SC
  23.                                  N  V  C  Z
  24.           32H  6CH          7EH  0 － －  0
  25.           86H  41H          C7H  1 － －  0
  26.  
  27.  
  28. ＯＲ　Ａ，　＃ｎｎ: Logical OR of immediate data nn and A reg. (2cycle)
  29.  
  30. 機能　A ← A ∨ nn
  31.       8ビット即値データnnとAレジスタの内容との論理和をとり、結果をAレジスタにス
  32.       トアします。
  33.  
  34. コード　MSB                   LSB
  35.          ０ ０ １ ０ １ ０ １ ０   2AH
  36.  
  37.                   n  n             nn
  38.  
  39. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  40.          － － － －    － －
  41.  
  42. モード　Src: 即値データ
  43. 　　　　Dst: レジスタ直接
  44.  
  45. 例　　　   設定値　　　       結　果
  46.  
  47.            A   nn            A      SC
  48.                                  N  V  C  Z
  49.           32H  6CH          7EH  0 － －  0
  50.           86H  41H          C7H  1 － －  0
  51.  
  52.  
  53. ＯＲ　Ａ，　［ＢＲ：ｌｌ］: Logical OR of location [BR:ll] and A reg. (3cycle)
  54.  
  55. 機能　A ← A ∨ [BR:ll]
  56.       BRレジスタの内容を上位バイト、8ビット絶対アドレスllを下位バイトとしてアド
  57.       レス指定されるデータメモリの内容とAレジスタの内容との論理和をとり、結果をA
  58.       レジスタにストアします。
  59.       EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。
  60.  
  61. コード　MSB                   LSB
  62.          ０ ０ １ ０ １ １ ０ ０   2CH
  63.  
  64.                   l  l             ll
  65.  
  66. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  67.          － － － －    － －
  68.  
  69. モード　Src: 8ビット絶対
  70. 　　　　Dst: レジスタ直接
  71.  
  72. 例　　　     設定値　　　     結　果
  73.  
  74.            A    [BR:ll]      A       SC
  75.                                  N  V  C  Z
  76.           32H     6CH       7EH  0 － －  0
  77.           86H     41H       C7H  1 － －  0
  78.  
  79.  
  80. ＯＲ　Ａ，　［ｈｈｌｌ］： Logical OR of location [hhll] and A reg. (4cycle)
  81.  
  82. 機能　A ← A ∨ [hhll]
  83.       16ビット絶対アドレスhhllでアドレス指定されたデータメモリの内容とAレジスタ
  84.       の内容との論理和をとり、結果をAレジスタにストアします。
  85.       EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。
  86.  
  87. コード　MSB                   LSB
  88.          ０ ０ １ ０ １ １ ０ １   2DH
  89.  
  90.                   l  l             ll
  91.  
  92.                   h  h             hh
  93.  
  94. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  95.          － － － －    － －
  96.  
  97. モード　Src: 16ビット絶対
  98. 　　　　Dst: レジスタ直接
  99.  
  100. 例　　　     設定値　　　     結　果
  101.  
  102.            A    [hhll]       A       SC
  103.                                  N  V  C  Z
  104.           32H     6CH       7EH  0 － －  0
  105.           86H     41H       C7H  1 － －  0
  106.  
  107.  
  108. ＯＲ　Ａ，　［ＨＬ］： Logical OR of location [HL] and A reg. (2cycle)
  109.  
  110. 機能　A ← A ∨ [HL]
  111.       HLレジスタでアドレス指定されたデータメモリの内容とAレジスタの内容との論理
  112.       和をとり、結果をAレジスタにストアします。
  113.       EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。
  114.  
  115. コード　MSB                   LSB
  116.          ０ ０ １ ０ １ ０ １ １   2BH
  117.  
  118. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  119.          － － － －    － －
  120.  
  121. モード　Src: レジスタ間接
  122. 　　　　Dst: レジスタ直接
  123.  
  124. 例　　　     設定値　　　     結　果
  125.  
  126.            A     [HL]        A       SC
  127.                                  N  V  C  Z
  128.           32H     6CH       7EH  0 － －  0
  129.           86H     41H       C7H  1 － －  0
  130.  
  131.  
  132. ＯＲ　Ａ，　［ｉｒ］：Logical OR of location [ir reg.] and A reg. (2cycle)
  133.  
  134. 機能　A ← A ∨ [ir]
  135.       irレジスタ(IX/IY)でアドレス指定されたデータメモリの内容とAレジスタの内容と
  136.       の論理和をとり、結果をAレジスタにストアします。
  137.       XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド
  138.       レスになります(MODEL2/3)。
  139.  
  140. コード　MSB                   LSB
  141.          ０ ０ １ ０ １ １ １ ir   2EH、2FH ※
  142.  
  143.      ※  ir   ニーモニック コード
  144.         IX  0  OR A, [IX]   2EH
  145.         IY  1　OR A, [IY]　 2FH
  146.  
  147. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  148.          － － － －    － －
  149.  
  150. モード　Src: レジスタ間接
  151. 　　　　Dst: レジスタ直接
  152.  
  153. 例　　　   設定値　　　       結　果
  154.  
  155.            A     [ir]        A       SC
  156.                                  N  V  C  Z
  157.           32H     6CH       7EH  0 － －  0
  158.           86H     41H       C7H  1 － －  0
  159.  
  160.  
  161. ＯＲ　Ａ，　［ｉｒ＋ｄｄ］： Logical OR of location [ir reg.+dd] and A reg.
  162.                                                                         (4cycle)
  163.  
  164. 機能　A ← A ∨ [ir+dd]
  165.       irレジスタ(IX/IY)の内容とディスプレースメントddの和でアドレス指定されたデ
  166.       ータメモリの内容とAレジスタの内容との論理和をとり、結果をAレジスタにストア
  167.       します。
  168.       ddは符号付きデータとして扱われ、範囲は-128～127です。
  169.       XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド
  170.       レスになります(MODEL2/3)。
  171.  
  172. コード　MSB                   LSB
  173.          １ １ ０ ０ １ １ １ ０   CEH
  174.  
  175.          ０ ０ １ ０ １ ０ ０ ir   28H、29H ※
  176.  
  177.                   d  d             dd
  178.  
  179.      ※  ir   ニーモニック コード
  180.          IX 0 OR A,[IX+dd]  28H
  181.          IY 1 OR A,[IY+dd]　29H
  182.  
  183. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  184.          － － － －    － －
  185.  
  186. モード　Src: ディスプレースメント付きレジスタ間接
  187. 　　　　Dst: レジスタ直接
  188.  
  189. 例　　　   設定値　　　       結　果
  190.  
  191.            A    [ir+dd]      A       SC
  192.                                  N  V  C  Z
  193.           32H     6CH       7EH  0 － －  0
  194.           86H     41H       C7H  1 － －  0
  195.  
  196.  
  197. ＯＲ　Ａ，　［ｉｒ＋Ｌ］： Logical OR of location [ir reg.+L] and A reg. (4cycle)
  198.  
  199. 機能　A ← A ∨ [ir+L]
  200.       irレジスタ(IX/IY)の内容とLレジスタの内容の和でアドレス指定されたデータメモ
  201.       リの内容とAレジスタの内容との論理和をとり、結果をAレジスタにストアします。
  202.       Lレジスタの内容は符号付きデータとして扱われ、範囲は-128～127です。
  203.       XPレジスタ(IX指定時)、YPレジスタ(IY指定時)の内容がデータメモリのページアド
  204.       レスになります(MODEL2/3)。
  205.  
  206. コード　MSB                   LSB
  207.          １ １ ０ ０ １ １ １ ０   CEH
  208.  
  209.          ０ ０ １ ０ １ ０ １ ir   2AH、2BH ※
  210.  
  211.      ※  ir   ニーモニック コード
  212.          IX 0 OR A,[IX+L]   2AH
  213.          IY 1 OR A,[IY+L] 　2BH
  214.  
  215. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  216.          － － － －    － －
  217.  
  218. モード　Src: インデックスレジスタ付きレジスタ間接
  219. 　　　　Dst: レジスタ直接
  220.  
  221. 例　　　   設定値　　　       結　果
  222.  
  223.            A    [ir+L]       A       SC
  224.                                  N  V  C  Z
  225.           32H     6CH       7EH  0 － －  0
  226.           86H     41H       C7H  1 － －  0
  227.  
  228.  
  229. ＯＲ　Ｂ，　＃ｎｎ: Logical OR of immediate data nn and B reg. (3cycle)
  230.  
  231. 機能　B ← B ∨ nn
  232.       8ビット即値データnnとBレジスタの内容との論理和をとり、結果をBレジスタにス
  233.       トアします。
  234.  
  235. コード　MSB                   LSB
  236.          １ １ ０ ０ １ １ １ ０   CEH
  237.  
  238.          １ ０ １ １ ０ １ ０ ０   B4H
  239.  
  240.                   n  n             nn
  241.  
  242. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  243.          － － － －    － －
  244.  
  245. モード　Src: 即値データ
  246. 　　　　Dst: レジスタ直接
  247.  
  248. 例　　　   設定値　　　       結　果
  249.  
  250.            B   nn            B       SC
  251.                                  N  V  C  Z
  252.           32H  6CH          7EH  0 － －  0
  253.           86H  41H          C7H  1 － －  0
  254.  
  255.  
  256. ＯＲ　Ｌ，　＃ｎｎ: Logical OR of immediate data nn and L reg. (3cycle)
  257.  
  258. 機能　L ← L ∨ nn
  259.       8ビット即値データnnとLレジスタの内容との論理和をとり、結果をLレジスタにス
  260.       トアします。
  261.  
  262. コード　MSB                   LSB
  263.          １ １ ０ ０ １ １ １ ０   CEH
  264.  
  265.          １ ０ １ １ ０ １ ０ １   B5H
  266.  
  267.                   n  n             nn
  268.  
  269. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  270.          － － － －    － －
  271.  
  272. モード　Src: 即値データ
  273. 　　　　Dst: レジスタ直接
  274.  
  275. 例　　　   設定値　　　       結　果
  276.  
  277.            L   nn            L       SC
  278.                                  N  V  C  Z
  279.           32H  6CH          7EH  0 － －  0
  280.           86H  41H          C7H  1 － －  0
  281.  
  282.  
  283. ＯＲ　Ｈ，　＃ｎｎ: Logical OR of immediate data nn and H reg. (3cycle)
  284.  
  285. 機能　H ← H ∨ nn
  286.       8ビット即値データnnとHレジスタの内容との論理和をとり、結果をHレジスタにス
  287.       トアします。
  288.  
  289. コード　MSB                   LSB
  290.          １ １ ０ ０ １ １ １ ０   CEH
  291.  
  292.          １ ０ １ １ ０ １ １ ０   B6H
  293.  
  294.                   n  n             nn
  295.  
  296. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  297.          － － － －    － －
  298.  
  299. モード　Src: 即値データ
  300. 　　　　Dst: レジスタ直接
  301.  
  302. 例　　　   設定値　　　       結　果
  303.  
  304.            H   nn            H       SC
  305.                                  N  V  C  Z
  306.           32H  6CH          7EH  0 － －  0
  307.           86H  41H          C7H  1 － －  0
  308.  
  309.  
  310. ＯＲ　ＳＣ，　＃ｎｎ: Logical OR of immediate data nn and SC (2cycle)
  311.  
  312. 機能　SC ← SC ∨ nn
  313.       8ビット即値データnnとシステムコンディションフラグ(SC)の内容との論理和をと
  314.       り、結果をシステムコンディションフラグ(SC)にセットします。
  315.  
  316. コード　MSB                   LSB
  317.          １ ０ ０ １ １ １ ０ １   9DH
  318.  
  319.                   n  n             nn
  320.  
  321. フラグ　 I1 I0 Ｕ Ｄ Ｎ Ｖ Ｃ Ｚ
  322.  
  323.  
  324. モード　Src: 即値データ
  325. 　　　　Dst: レジスタ直接
  326.  
  327. 例　　　   設定値　　　       結　果
  328.  
  329.           SC   nn           SC       SC
  330.                                  I1 I0  U  D  N  V  C  Z
  331.           32H  6CH          7EH  0  1   1  1  1  1  1  0
  332.           86H  41H          C7H  1  1   0  0  0  1  1  1
  333.