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Text File
|
1995-05-05
|
2KB
|
80 lines
SRL r: Shift r reg. right logical (3cycle)
機能 0 → 7 6 5 4 3 2 1 0 → C r
rレジスタ(A/B)の内容を1ビット右にシフトします。レジスタのビット0は、キャリ
ー(C)に移動し、レジスタのビット7には'0'が入ります。
コード MSB LSB
1 1 0 0 1 1 1 0 CEH
1 0 0 0 1 1 0 r 8CH、8DH ※
※ r ニーモニック コード
A 0 SRL A 8CH
B 1 SRL B 8DH
フラグ I1 I0 U D N V C Z
- - - - 0 ―
モード レジスタ直接
例 設定値 結 果
r r SC
N V C Z
01000100 00100010 0 ― 0 0
01101101 00110110 0 ― 1 0
SRL [BR:ll]: Shift location [BR:ll] right logical (5cycle)
機能 0 → 7 6 5 4 3 2 1 0 → C [BR:ll]
BRレジスタの内容を上位バイト、8ビット絶対アドレスll下位バイトとしてアドレ
ス指定されたデータメモリの内容を1ビット右にシフトします。データのビット0は
キャリー(C)に移動し、データのビット7は'0'になります。
EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。
コード MSB LSB
1 1 0 0 1 1 1 0 CEH
1 0 0 0 1 1 1 0 8EH
l l ll
フラグ I1 I0 U D N V C Z
- - - - 0 ―
モード 8ビット絶対
例 設定値 結 果
[BR:ll] [BR:ll] SC
N V C Z
01000100 00100010 0 ― 0 0
01101101 00110110 0 ― 1 0
SRL [HL]: Shift location [HL] right logical (4cycle)
機能 0 → 7 6 5 4 3 2 1 0 → C [HL]
HLレジスタで指定されたデータメモリの内容を1ビット右にシフトします。データ
のビット0はキャリー(C)に移動し、データのビット7は'0'になります。
EPレジスタの内容がデータメモリのページアドレスになります(MODEL2/3)。
コード MSB LSB
1 1 0 0 1 1 1 0 CEH
1 0 0 0 1 0 1 1 8FH
フラグ I1 I0 U D N V C Z
- - - - 0 ―
モード レジスタ間接
例 設定値 結 果
[HL] [HL] SC
N V C Z
01000100 00100010 0 ― 0 0
01101101 00110110 0 ― 1 0