home *** CD-ROM | disk | FTP | other *** search
/ Frozen Fish 1: Amiga / FrozenFish-Apr94.iso / bbs / alib / d6xx / d698 / scram500.lha / SCRAM500 / SCRAM500.lzh / docs / chips.doc < prev    next >
Text File  |  1992-06-20  |  4KB  |  223 lines
  1.  
  2.                              CUSTOM CHIPS
  3.                              ============
  4.  
  5. You will notice that the design of the SCRAM 500 centers on four custom
  6. GAL (Generic Array Logic) chips which do just about everything. Each
  7. chip packs in the equivalent of 5 - 10 TTL devices, so you might guess
  8. that a few years ago this card would probably be as big as a dinner
  9. plate and need a cooling fan. So it is with all computer gear now -
  10. custom logic is the only way to fly.
  11.  
  12. In addition to the space savings achieved by custom logic, there are
  13. other advantages -
  14.  
  15.         lower parts count improves fixability
  16.         increased chip functionality simplifies troubleshooting
  17.         design errors can be rectified in firmware
  18.         new features can be added by chip swapping
  19.         variations such as alternate address mapping possible
  20.  
  21.  
  22. A functional description of the SCRAM 500 Chips is detailed below.
  23.  
  24.  
  25. BERTIE
  26.  
  27. BERTIE controls the AutoConfigure logic of the SCRAM 500. This chip
  28. describes the RAM and IO sections to the Amiga and sets RAM size and
  29. base offsets.
  30.  
  31.  
  32. 1       AB\     Enables AutoBoot code in EPROM to be mounted
  33.  
  34. 2       SEL\    Chip Select AutoConfig space
  35.  
  36. 3       RES\    Reset
  37.  
  38. 4       RW\     Active write cycle
  39.  
  40. 5       A1      Address 1
  41.  
  42. 6       A5      Address 5
  43.  
  44. 7       A4      Address 4
  45.  
  46. 8       A6      Address 6
  47.  
  48. 9       A2      Address 2
  49.  
  50. 10      GND     GND
  51.  
  52. 11      A3      Address 3
  53.  
  54. 12      D12     Data 12 IO
  55.  
  56. 13      D13     Data 13 IO
  57.  
  58. 14      D14     Data 14 IO
  59.  
  60. 15      IOEN\   Latch IO space (SCSI)
  61.  
  62. 16      MEMEN\  Latch memory space (Fast RAM)
  63.  
  64. 17      SIZ1    RAM size option
  65.  
  66. 18      SIZ0    RAM size option
  67.  
  68. 19      D15     Data 15 IO
  69.  
  70. 20      VCC     +5 volts
  71.  
  72.  
  73.  
  74. CYRIL 8
  75.  
  76. CYRIL is the SCSI AutoBoot controller chip. This chip manages data
  77. transfers to the 8490V SCSI controller, Block DMA, interrupts, bus
  78. synchronization and disk LED.
  79.  
  80.  
  81. 1       DRQ     DMA data request from SCSI chip
  82.  
  83. 2       IRQ     Interrupt request from SCSI chip
  84.  
  85. 3       IOEN\   IO space configured OK
  86.  
  87. 4       SLCT\   IO space selected
  88.  
  89. 5       RES\    Reset
  90.  
  91. 6       RW\     Write enable
  92.  
  93. 7       UDS\    Upper Data Strobe
  94.  
  95. 8       A15     Address 15
  96.  
  97. 9       A14     Address 14
  98.  
  99. 10      GND     GND
  100.  
  101. 11      A13     Address 13
  102.  
  103. 12      XRDY    Amiga bus signal to insert wait states
  104.  
  105. 13      INT2\   Amiga bus INT2
  106.  
  107. 14      DISK\   LED indicator (active low)
  108.  
  109. 15      ROM\    Select AutoBoot ROM
  110.  
  111. 16      DATA\   SCSI DMA select
  112.  
  113. 17      SCSI\   SCSI registers select
  114.  
  115. 18      IOR\    Read strobe to SCSI chip
  116.  
  117. 19      IOW\    Write strobe to SCSI chip
  118.  
  119. 20      VCC     +5 volts
  120.  
  121.  
  122.  
  123. GRISWOLD
  124.  
  125. GRISWOLD is the master timing controller for the DRAMs. This chip
  126. generates RAS and CAS, refreshes the RAMs and synchronises with the
  127. 68000.
  128.  
  129.  
  130. 1       CLK     14\ Meg clock generated from Amiga bus
  131.  
  132. 2       CLK     14\ Meg clock
  133.  
  134. 3       RW\     Write strobe
  135.  
  136. 4       QC      Refresh counter bit 2
  137.  
  138. 5       QD      Refresh counter bit 3
  139.  
  140. 6       MSEL\   RAM space select
  141.  
  142. 7       MEMEN\  RAM space configured
  143.  
  144. 8       UDS\    Upper Data Strobe
  145.  
  146. 9       LDS\    Lower Data Strobe
  147.  
  148. 10      GND     GND
  149.  
  150. 11      OE\     Enable output signals
  151.  
  152. 12      SEL     Mux control low selects CAS\
  153.  
  154. 13      MRAS\   RAM access RAS signal
  155.  
  156. 14      RFRAS\  RAM refresh RAS signal
  157.  
  158. 15      CASL\   CAS lower byte
  159.  
  160. 16      CASU\   CAS upper byte
  161.  
  162. 17      NC      no connect
  163.  
  164. 18      RDY     Ready for 68000 (synchronisation for refresh)
  165.  
  166. 19      CLR     Clear refresh counter
  167.  
  168. 20      VCC     +5 volts
  169.  
  170.  
  171.  
  172. HUMPHREY
  173.  
  174. HUMPHREY controls RAM operation including address decoding, bank
  175. selection, 1M/4M selection and XRDY operation.
  176.  
  177.  
  178. 1       RFRAS\  RAM refresh RAS cycle
  179.  
  180. 2       MRAS\   RAM access RAS signal
  181.  
  182. 3       RDY     RAM cycle ready for data transfer
  183.  
  184. 4       A19     Address 19
  185.  
  186. 5       A20     Address 20
  187.  
  188. 6       RW\     Write cycle
  189.  
  190. 7       A21     Address 21
  191.  
  192. 8       A22     Address 22
  193.  
  194. 9       A23     Address 23
  195.  
  196. 10      GND     GND
  197.  
  198. 11      AS\     Address Strobe
  199.  
  200. 12      RAS3\   RAS Bank 3
  201.  
  202. 13      MSEL\   RAM space decode
  203.  
  204. 14      RAS2\   RAS Bank 2
  205.  
  206. 15      RAS1\   RAS Bank 1
  207.  
  208. 16      BRW\    Buffered WE\ signal to RAM array
  209.  
  210. 17      4MEG\   Low signal selects 1M x 4 devices
  211.  
  212. 18      XRDY    XRDY to Amiga bus to hold off DTACK\
  213.  
  214. 19      RAS0\   RAS Bank 0
  215.  
  216. 20      VCC     +5 volts
  217.  
  218.  
  219.  
  220. NJJ
  221.  
  222.  
  223.